技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體器件制造的技術(shù)領(lǐng)域，特別涉及一種改善SGT閾值電壓穩(wěn)定性的工藝方法及SGT器件。

背景技術(shù)

MOSFET大致可以分為以下幾類：平面型MOSFET；Trench （溝槽型）MOSFET，主要用于低壓領(lǐng)域；SGT（Shielded Gate Transistor，屏蔽柵溝槽）MOSFET，主要用于中壓和低壓領(lǐng)域；SJ-（超結(jié)）MOSFET，主要在高壓領(lǐng)域應(yīng)用。

其中，SGT MOSFET結(jié)構(gòu)具有電荷耦合效應(yīng)，在傳統(tǒng)溝槽型MOSFET器件PN結(jié)垂直耗盡的基礎(chǔ)上引入了水平耗盡，在采用同樣摻雜濃度的外延材料規(guī)格情況下，器件可以獲得更高的擊穿電壓。較深的溝槽深度，可以利用更多的硅體積來吸收EAS（Energy AvalancheStress，雪崩能量測(cè)試）能量，所以SGT在雪崩時(shí)更能承受雪崩擊穿和浪涌電流。在開關(guān)電源、電機(jī)控制、動(dòng)力電池系統(tǒng)等應(yīng)用領(lǐng)域中，SGT MOSFET配合先進(jìn)封裝，非常有助于提高系統(tǒng)的效能和功率密度。

MOS器件的閾值電壓，是指器件的漏源剛好導(dǎo)通時(shí)的柵電壓，閾值電壓的大小需求主要是由應(yīng)用的驅(qū)動(dòng)電壓來決定。閾值電壓的穩(wěn)定性非常重要，特別是在多MOS并聯(lián)的應(yīng)用中（如電機(jī)控制、BMS等），如果閾值電壓差別較大，最高開啟的器件會(huì)由于大電流而導(dǎo)致熱失效。

在SGT工藝制造過程中，制造工藝會(huì)存在不穩(wěn)定的現(xiàn)象，比如溝槽尺寸、溝槽深度、注入劑量和能量的穩(wěn)定性，熱過程的穩(wěn)定性及介電層和通孔尺寸等等。而影響SGT閾值電壓的主要因素有柵氧化層厚度和質(zhì)量、雜質(zhì)離子注入濃度、溝槽尺寸、通孔尺寸、熱處理的均勻性以及一致性等。隨著線寬等逐漸減小，溝槽尺寸、通孔尺寸等與閾值電壓的相關(guān)性越來強(qiáng)，對(duì)于溝槽尺寸和通孔尺寸的控制和搭配也變得更為重要。

發(fā)明內(nèi)容

基于此，本發(fā)明旨在解決現(xiàn)有技術(shù)中，由溝槽尺寸和通孔尺寸波動(dòng)和不匹配引起的閾值電壓的大幅波動(dòng)的問題。工藝方法包括：

1、提供一外延襯底，并在外延襯底上沉積具有復(fù)合結(jié)構(gòu)的掩膜層；

2、在沉積有掩膜層的外延襯底上進(jìn)行蝕刻，以形成溝槽；

3、獲取第一目標(biāo)值，并對(duì)溝槽的寬度進(jìn)行測(cè)量，得到溝槽寬度值，將溝槽寬度值與第一目標(biāo)值作差，得到第一差值；

4、將第一差值輸入映射模型中，輸出對(duì)應(yīng)的第一目標(biāo)檔位。此前，要建立預(yù)設(shè)范圍值與各第一目標(biāo)檔位的映射關(guān)系，以得到映射模型，映射模型用于輸入一具體值，輸出其所在預(yù)設(shè)范圍值對(duì)應(yīng)的第一目標(biāo)檔位。第一目標(biāo)檔位包括三個(gè)子檔位，第一子檔位對(duì)應(yīng)的預(yù)設(shè)范圍值為[-0.1μm，-0.05μm]，第二子檔位對(duì)應(yīng)的預(yù)設(shè)范圍值為（-0.05μm，0.05μm），第三子檔位對(duì)應(yīng)的預(yù)設(shè)范圍值為[0.05μm，0.1μm]。

5、在溝槽中形成柵極，然后控制源極離子注入，并根據(jù)第一目標(biāo)檔位，調(diào)用對(duì)應(yīng)的光刻程序，以對(duì)通孔的刻蝕進(jìn)行控制。具體細(xì)分為：

（1）通過熱氧化的方式，在溝槽內(nèi)壁生長(zhǎng)第一氧化層，第一氧化層作為屏蔽柵側(cè)壁的介質(zhì)層。第一氧化層的生長(zhǎng)溫度為800℃~1100℃，生長(zhǎng)厚度為4000?~6000?；

（2）在溝槽內(nèi)填充屏蔽柵多晶硅，并采用CMP技術(shù)磨平后回刻，以在溝槽內(nèi)形成屏蔽柵；

（3）采用濕法刻蝕技術(shù)將側(cè)壁的介質(zhì)層刻蝕預(yù)設(shè)深度，填充柵極與屏蔽柵之間的隔離氧化層，然后通過熱氧化生長(zhǎng)第二氧化層，以形成柵氧化層。預(yù)設(shè)深度為1.5μm~2.5μm，第二氧化層的厚度為400?~600?；

（4）在第二氧化層上沉積多晶硅，以使多晶硅填滿溝槽，并采用CMP技術(shù)磨平，以完成柵極的制作。

6、獲取第二目標(biāo)值，并對(duì)通孔的寬度進(jìn)行測(cè)量，得到通孔寬度值，將通孔寬度值與第二目標(biāo)值作差，得到第二差值；

7、將第二差值輸入映射模型中，輸出對(duì)應(yīng)的第二目標(biāo)檔位。第二目標(biāo)檔位包括三個(gè)子檔位，第一子檔位對(duì)應(yīng)的預(yù)設(shè)范圍值為[-0.15μm，-0.05μm]，第二子檔位對(duì)應(yīng)的預(yù)設(shè)范圍值為（-0.05μm，0.05μm），第三子檔位對(duì)應(yīng)的預(yù)設(shè)范圍值為[0.05μm，0.15μm]。

8、判斷第一目標(biāo)檔位與第二目標(biāo)檔位是否為同一檔位；

若是，則控制工藝流程結(jié)束；

若否，則重新調(diào)試光刻程序，以使最終刻蝕的第一差值和第二差值所屬檔位相同。

改善效果

通過控制溝槽尺寸和通孔尺寸波動(dòng)和不匹配，從而有效改善閾值電壓的穩(wěn)定性。

具體實(shí)施方式

在SGT MOS生產(chǎn)工藝中，為了降低接觸電阻，通過降低基區(qū)的電阻，從而可以提升芯片抗電流沖擊能力，在通孔這一工藝中，需要進(jìn)行重?fù)诫s離子注入及熱處理，由于芯片上重復(fù)單元的尺寸越來越小，離子將擴(kuò)散到溝道附近，影響閾值電壓。其中，溝槽尺寸大小會(huì)影響有源區(qū)的大小，進(jìn)而影響通孔到溝道的距離，從而影響閾值電壓的穩(wěn)定性。

S01：提供一外延襯底，并在外延襯底上沉積具有復(fù)合結(jié)構(gòu)的掩膜層；

具體的，首先提供一外延襯底，可以為硅襯底，外延襯底不限定N襯底或P襯底，并在外延襯底上沉積具有復(fù)合結(jié)構(gòu)的掩膜層，其中，掩膜層依次由第一氧化層、氮化層以及第二氧化層組成，也即ONO(氧化層/氮化層/氧化層)結(jié)構(gòu)，氮化層為氮化硅，其中，氧化層與基晶的結(jié)合較氮化層好，而氮化層居中，則可阻擋缺陷的延展，故此三層結(jié)構(gòu)可互補(bǔ)所缺。

當(dāng)掩膜層制備完成后，在沉積有掩膜層的外延襯底上進(jìn)行蝕刻，以形成溝槽。溝槽越深，蝕刻時(shí)所需的光阻就越厚，但是，光阻太厚曝光后容易倒掉，因此，需要掩膜層來替代光阻的作用，以此減薄光阻，除了刻蝕溝槽外，還可以作為CMP以及HDP的阻擋層，以保護(hù)襯底表面不會(huì)被損傷。

第一目標(biāo)值為溝槽在設(shè)計(jì)時(shí)的理論寬度值，當(dāng)形成溝槽后，可以通過圖像識(shí)別的方式，先對(duì)溝槽進(jìn)行拍攝，然后對(duì)拍攝得到的溝槽圖片進(jìn)行識(shí)別，以獲取溝槽寬度值，或者使用金相顯微鏡，通過人工的方式對(duì)溝槽寬度進(jìn)行測(cè)量，以獲取溝槽寬度值，再將溝槽寬度值與理論寬度值作差，得到第一差值。

在將第一差值輸入映射模型之前，先要建立映射模型，其中，建立預(yù)設(shè)范圍值與各第一目標(biāo)檔位的映射關(guān)系，以得到映射模型，映射模型用于輸入一具體值，輸出其所在預(yù)設(shè)范圍值對(duì)應(yīng)的第一目標(biāo)檔位。

為了確保通孔與溝槽（導(dǎo)電溝道）的距離保持不變，通過根據(jù)不同的溝槽寬度，調(diào)節(jié)通孔曝光時(shí)的工藝程序，相應(yīng)的改變通孔的寬度，這樣就能補(bǔ)償溝槽寬度帶來的影響。